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前沿 V · 器件与工艺的下一步
核对于 2026-07。本页是全课过期最快的一页——具体节点、时间表与良率数字请以最新公开信息为准，且注意厂商宣布 ≠ 大规模量产。 证据地位：已量产技术【实】；路线图上的下一步【前沿，多数已有明确工程路径】；更远的候选【未定/争】。 第五页把器件演进讲到 GAA。本页问：之后呢？ 并诚实区分"已经在做的"、"确定要做的"、与"仅仅是希望的"。
一、已经发生：GAA 世代
环栅纳米片（GAA）已成为 2nm 级世代的主流结构，主要厂商（台积电、三星、英特尔）均已转向或正在转向该架构。它带来的是第五页说过的东西：更强的栅控、更陡的亚阈值摆幅、以及恢复的宽度可调性。
目前公开信息显示：台积电 N2 采用水平纳米片；三星以 MBCFET 命名其方案；英特尔在其相应世代同时引入了纳米片与背面供电。各家的节点命名不可直接比较（承第四页），要看具体的间距与器件参数。
良率是关键但不透明的变量：业界报道的先进节点早期良率常在中等水平，且随时间爬坡。这类数字多来自第三方分析而非厂商披露，应视为估计。
二、确定的下一步：背面供电
这是当前最确定、收益最直接的一项改进。
问题：传统芯片的供电与信号共用正面的十几层金属。电源网络占用了大量布线资源，且从顶层金属一路向下到晶体管的路径上产生显著的 IR 压降（电阻性电压降），限制了性能。
方案：把供电网络移到晶圆背面（backside power delivery / power via）——晶圆减薄后从背面制作供电网络，通过纳米级硅通孔直达器件。
收益：
- 正面布线资源被释放给信号，布线拥塞缓解，可提升密度；
- IR 压降显著降低（供电路径更短更粗），可提升频率或降低电压；
- 减少电源与信号之间的串扰。
代价：晶圆需极限减薄并做双面加工，工艺复杂度与热管理难度都上升。
产业状态【核对于 2026-07】：英特尔在其 18A 世代已引入背面供电；台积电公开的路线把背面供电（其称 Super Power Rail）安排在 A16 世代，预期 2026 年后段；三星亦规划在其后续节点结合 MBCFET 与背面供电。方向没有争议，时间表各家不同。
三、路线图上的下一站：CFET
CFET（互补场效应管）：把 NMOS 与 PMOS 垂直堆叠在一起，而非并排放置。
收益：标准单元的面积可近乎减半——这是在不缩小任何单个器件的前提下获得密度提升，因而被视为 GAA 之后延续缩放的主要候选。
困难：
- 上下两个器件的工艺集成极其复杂（如何在下层器件已完成的情况下制造上层，同时不破坏它——热预算约束，承第十一页）；
- 上下器件的接触与布线；
- 热耗散（堆叠使热更难导出）。
中间步骤：Forksheet（叉片）结构在纳米片之间引入介质墙，使 n/p 器件可以放得更近——被研究机构（如 imec）视为从纳米片通向 CFET 的桥梁。
状态：CFET 目前处于研发与早期演示阶段，各家路线图把它放在 GAA 之后的世代。这是"确定要做但尚未量产"的典型。
四、更远的候选：谨慎标注
| 方向 | 潜力 | 现实评估 |
|---|---|---|
| 二维材料沟道（MoS₂ 等） | 原子级薄，天然抑制短沟道效应 | 【未定】大面积高质量生长、接触电阻、与 CMOS 集成均未解决 |
| III-V / Ge 沟道 | 高迁移率 | 【争】研究数十年，与硅集成的成本效益始终不划算 |
| TFET / NC-FET | 有望突破 60 mV/dec | 【争/未定】TFET 导通电流不足；NC-FET 的机制与稳定性仍有争议（承第五页） |
| 单片 3D 集成 | 在同一晶圆上垂直堆多层器件 | 【前沿】受热预算限制（上层工艺不能破坏下层），需低温器件工艺 |
| 超导/量子器件 | 特定任务的巨大优势 | 【未定】与 CMOS 缩放不是同一赛道，不构成替代 |
一个贯穿全课的判断模式（第五、十六、十七页反复出现）：新技术要取代主流，必须同时打败它的性能、成本、良率、生态与制造成熟度——最后几项通常才是杀手。硅 CMOS 已被优化了半个世纪，其成本曲线极难挑战。
五、High-NA EUV 与光刻的下一步
承第十二页。High-NA EUV（NA 0.55）是延续图形化能力的关键设备，已开始向头部厂商交付并用于研发。
现实的权衡：
- 分辨率提升，可减少多重图形化的次数（省工序、省成本）；
- 但设备极其昂贵、成像场尺寸减半（大芯片需拼接曝光）、焦深更浅；
- 能耗巨大——单台设备的电力消耗已成为晶圆厂能源规划中的显著项。
因此并非所有层都会用 High-NA：厂商会做经济性权衡，只在最关键的层使用。"用不用某项技术"始终是成本-收益计算，而非技术先进性竞赛——这是本课反复强调的工程思维。
六、"摩尔定律"的当前形态
把全课的线索收拢，可以给出一个较完整的判断：
| 维度 | 状态 |
|---|---|
| 晶体管密度 | 仍在提升，但速度放缓，且越来越依赖 DTCO 与结构创新（GAA→CFET） |
| Dennard 缩放 | 已终结（2005 年前后），电压不再跟随下降 |
| 每晶体管成本 | 不再稳定下降，先进节点甚至上升 |
| 性能提升来源 | 从"器件变快"转向架构 + 专用化 + 封装 + 软件协同 |
| 新的第一约束 | 功耗与散热，其次是数据搬运与成本 |
一句话："缩放"没有死，但它的含义变了——从"把晶体管做小"变成"用一切手段提高单位功耗、单位成本下的系统能力"。器件、电路、封装、架构、软件必须协同，任何单一层面的进步都不再足够。
七、要点
- 背面供电是最确定的下一步，收益直接（布线资源 + IR 压降）；
- CFET 是密度的下一站，Forksheet 是过渡，均未量产；
- 更远的候选都受"必须打败成熟的硅 CMOS"这一现实制约；
- High-NA EUV 是能力也是成本，会被选择性使用；
- 摩尔定律转型为系统级缩放——这是理解整个行业当前动向的总纲。
下一页：本线的最后一站，也是最贴近你最初问题的一页——这个产业是怎么组织的？本硕博的路径通向哪些岗位？以及为什么这个行业的结构如此特殊。