制造 I · 从沙子到晶圆
层次：本科核心 + 硕博工艺方向入口。 前面十页讲的都是"设计什么"，本页开始讲"怎么造出来"。集成电路制造是人类工业史上最精密的流程：在直径 300 mm 的晶圆上，用数百道工序，造出数百亿个特征尺寸只有几十个原子宽的结构，且良率必须够高才有商业价值。理解制造，才能理解为什么设计必须遵守那些看似武断的规则。
一、基本思路：平面工艺
现代 IC 制造的核心思想（平面工艺，Noyce 与 Hoerni 等人奠定）是：
不去逐个制造器件，而是在整片晶圆上一层一层地做加减法，用图形化决定每层材料出现在哪里。
于是所有器件同时被制造出来——成本与器件数量几乎无关，只与工序数和晶圆面积有关。这是集成电路经济性的根本来源，也是摩尔定律得以成立的商业基础：晶体管越小，同样成本能造的越多。
基本操作只有四类，反复组合数百次：
| 操作 | 作用 |
|---|---|
| 沉积 | 加一层材料 |
| 图形化（光刻） | 决定哪里保留、哪里去除 |
| 刻蚀 | 减去材料 |
| 掺杂 | 改变局部电学性质 |
外加平坦化与清洗/热处理作为支撑。
二、从沙子到晶圆
- 提纯：石英砂 → 冶金级硅 → 经西门子法等提纯到电子级硅（9N–11N 纯度）——杂质需低于十亿分之一量级；
- 单晶生长：Czochralski 法——籽晶浸入熔融硅中边旋转边缓慢提拉，长成单晶硅锭（直径 300 mm，重达百公斤）。整根硅锭是一个连续的晶体；
- 切片、研磨、抛光：切成约 0.775 mm 厚的晶圆，表面抛光到原子级平整（粗糙度小于 1 nm）；
- 外延（可选）：在表面生长一层高质量单晶层。
晶圆尺寸的经济学：从 200 mm 到 300 mm，单片面积增加约 2.25 倍，边缘浪费比例下降，摊薄了单位面积的处理成本。450 mm 曾被规划但因成本与技术难度被搁置——这是一个"缩放经济学失效"的早期案例。
三、光刻：图形化的核心
光刻决定了能做多小，因而是整个流程的节奏控制者，也是最贵的一步（下一页专讲物理极限）。基本步骤：
涂胶 → 曝光 → 显影 → 刻蚀 → 去胶
关键概念：
- 掩模版（mask/reticle）：承载图形的石英板，通常按 4:1 缩小投影到晶圆；
- 步进扫描光刻机：一次曝光一个"场"（约 26×33 mm），逐场步进覆盖整片晶圆。这个最大场尺寸叫"掩模版极限"，它给单颗芯片的面积设了上限——超过它就必须拆成多颗再封装（第十五页 Chiplet 的又一动机）；
- 套刻精度（overlay）：每一层必须与前面各层精确对准，误差需控制在纳米级。几十层的累积对准误差是良率的关键来源。
四、其他核心工序
刻蚀：
- 湿法（化学溶液）：各向同性，选择比好，用于清洗与非关键层；
- 干法/等离子体刻蚀：各向异性（可以刻出垂直侧壁），是关键尺寸的主力。先进节点的刻蚀精度要求已达原子层级——原子层刻蚀（ALE）逐层去除材料。
沉积：
- CVD/PECVD：化学气相沉积，用于介质与多晶硅；
- PVD（溅射）：金属层；
- ALD（原子层沉积）：逐个原子层生长，厚度控制到埃级。这是高κ栅介质与 3D 结构（FinFET/GAA 的共形包覆）的使能技术——没有 ALD 就没有环栅器件。
掺杂：
- 离子注入：把掺杂离子加速轰入硅中，剂量与深度精确可控。代价是损伤晶格，需退火修复；
- 快速热退火（RTA）/毫秒退火：修复损伤并激活杂质，同时尽量避免杂质扩散（先进节点要求极陡的掺杂分布）。"要激活但不要扩散"是一个尖锐的热预算矛盾。
平坦化（CMP，化学机械抛光）：用化学腐蚀 + 机械研磨把表面磨平。 为什么必需：光刻的焦深极浅（下一页），表面若不平整就无法在整个场内同时清晰成像。多层互连若不逐层平坦化，起伏会不断累积。CMP 的发明是多层金属互连得以实现的关键前提之一。
五、前道与后道
- 前道（FEOL）：制造晶体管本身（阱、隔离、栅、源漏）；
- 中道（MEOL）：接触孔，把器件引出；
- 后道（BEOL）：多层金属互连——现代芯片可达十几层金属，用铜（大马士革工艺，因为铜难以刻蚀，改用先挖沟槽再填充再 CMP 的思路）与低κ介质降低 \(RC\) 延迟（承第六页）。
热预算约束：后道的金属与低κ材料不耐高温，所以所有高温工序必须在前道完成。这个约束深刻影响了 3D 集成的技术路线——想在已有电路上层再造晶体管，就必须发展低温器件工艺（第十九页）。
六、洁净室与工业现实
- 洁净度：Class 1 级洁净室，每立方英尺 0.1 μm 以上颗粒少于 1 个。一颗微米级尘埃落在关键层上就是一个坏芯片；
- 工序数量：先进逻辑节点总工序数可达上千步，制造周期（cycle time）数月；
- 投资规模：一座先进晶圆厂投资达百亿到两百亿美元量级，其中光刻设备占很大比重。这个资本门槛，是半导体产业高度集中的根本原因（第二十页）；
- 一次流片（tape-out）的掩模版成本在先进节点可达数百万美元量级——这意味着设计错误的代价极其高昂，也解释了为什么验证与签核流程如此严苛（第七、十四页）。
七、要点
- 平面工艺 = 逐层加减 + 图形化，成本与器件数无关——这是集成电路经济性的根源；
- 光刻是节奏控制者，掩模版场尺寸给单芯片面积设了上限；
- ALD 与 CMP 是使能技术——没有它们就没有高κ、FinFET/GAA 与多层互连；
- 热预算是硬约束，它塑造了前道/后道的分工与 3D 集成的路线；
- 资本与良率决定产业结构，这是理解后面产业章节的伏笔。
下一页：光刻的物理极限。为什么波长是 193 nm 的光能画出 20 nm 的线？为什么 EUV 那么难？这一页会把"分辨率"这件事算清楚。