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器件 IV · 缩放定律与功耗墙

层次：本科核心｜ 这是全课的枢纽页，也是与 🔗 cs 站严丝合缝对接的地方。摩尔定律常被当作一句预言口号。它其实是一套具体的物理与经济逻辑：为什么把晶体管做小会同时变快、变省电、变便宜；以及为什么这套逻辑在 2005 年前后部分失效了——而那次失效，直接造成了你在 cs 站学到的一切（多核、加速器、异构计算）。

一、摩尔定律说的是什么

摩尔定律（1965，1975 修订）：集成电路上的晶体管数量约每两年翻一番。

必须澄清三点：

它不是物理定律，而是一个经济与工程的经验观察，甚至是一个自我实现的行业路线图（大家都按这个节奏投资研发）；
它说的是晶体管数量，不是速度、不是性能；
它至今仍在缓慢延续（靠 3D 结构、封装堆叠），但成本效益已大幅恶化——每个晶体管的成本不再随节点稳定下降，这是当前最实质的变化。

二、Dennard 缩放：真正的引擎

让摩尔定律转化为"更快更省电"的，是 Dennard 缩放（1974）。规则是：把所有尺寸与电压同时按因子 \(\kappa\)（约 0.7）缩小。

量	缩放	后果
尺寸 \(L, W, t_{ox}\)	\(\times\kappa\)	面积 \(\times\kappa^2\) → 密度翻倍
电压 \(V_{DD}\)	\(\times\kappa\)	—
掺杂	\(\times 1/\kappa\)	维持电场不变
电场	不变	可靠性维持
电流	\(\times\kappa\)	—
延迟 \(\sim CV/I\)	\(\times\kappa\)	速度提升 ~1.4 倍
单管功耗 \(\sim CV^2f\)	\(\times\kappa^2\)	—
功率密度	不变	免费的午餐

这就是那三十年奇迹的全部秘密：晶体管数量翻倍、频率提升、而每平方毫米的功耗保持不变。芯片可以越做越复杂、越跑越快，散热却不恶化。

关键在"电场不变"：电压和尺寸同比缩小，内部电场维持恒定，器件物理与可靠性都保持相似。一切依赖于电压能跟着一起降。

三、为什么它死了：60 mV/decade

Dennard 缩放的崩塌，根源在上一页那个数字。

电压不能继续降的原因链：

要维持性能，需要足够的过驱动 \(V_{DD} - V_{th}\) → 想降 \(V_{DD}\) 就得降 \(V_{th}\)；
但亚阈值摆幅 \(SS \ge 60\) mV/dec 是玻尔兹曼极限，所以 \(V_{th}\) 每降 60 mV，关态漏电就上升十倍；
于是静态功耗（漏电）爆炸性增长，抵消甚至超过动态功耗的节省；
结果：\(V_{DD}\) 在约 1 V 附近停滞（从 5 V 一路降到约 1 V 后基本卡住）。

\(V_{DD}\) 不再下降，而密度继续翻倍，于是：

\[P_{\text{dynamic}} = \alpha C V_{DD}^2 f\]

中的 \(V_{DD}^2\) 不再帮忙 → 功率密度开始飙升。

缩放趋势与 Dennard 缩放的终结 — 图 4-1 微处理器四十年趋势（示意，纵轴对数）。**晶体管数量**持续指数增长（摩尔定律延续）；但**时钟频率**与**单线程性能**在 2005 年前后**同时拐平**，**供电电压**也停在约 1 V。行业的应对是**核心数**从此开始增长——这就是多核时代的起点。**频率的停滞不是工艺做不到，而是功率密度不允许。**

四、功耗墙与它的直接后果

功率墙（power wall）：芯片能耗散的热量有上限（约 100 W/cm² 量级，受封装与散热限制）。一旦触顶，就不能再靠提频率换性能。

行业的三个应对，全部写在 cs 站的课程表里：

① 多核：既然单核不能更快，就并行。"免费午餐结束了"——软件必须显式并行化才能享受新硬件（🔗 cs 站并行线、par-01）。这是一次由器件物理引发的软件范式转变。

② 暗硅（dark silicon）：晶体管还在变多，但不能同时全部点亮——否则超出功率预算。于是芯片上总有一部分处于关闭状态。这直接催生了专用加速器：既然不能全开，不如放置多种专用单元，按需点亮最合适的那个（第十七页）。

③ 专用化与异构：GPU、NPU、各类固定功能单元。通用性换能效比——同样的运算，专用电路的能效可比通用 CPU 高一到两个数量级（🔗 cs 站 GPU/MLSys 线）。

这一条因果链值得完整记住：

\[\text{60 mV/dec 玻尔兹曼极限} \Rightarrow V_{DD}\ \text{停滞} \Rightarrow \text{功率密度上升} \Rightarrow \text{频率封顶} \Rightarrow \text{多核 + 专用化}\]

热力学的一个常数，重塑了整个计算机产业。

五、功耗的三个来源

设计者面对的功耗预算由三部分组成：

\[P = \underbrace{\alpha C V_{DD}^2 f}_{\text{动态（开关）}} + \underbrace{I_{SC}V_{DD}}_{\text{短路}} + \underbrace{I_{leak}V_{DD}}_{\text{静态（漏电）}}\]

动态功耗：电容充放电。\(V_{DD}^2\) 是最有力的旋钮——这就是为什么低功耗设计首选降压（DVFS：动态电压频率调节）；
短路功耗：翻转瞬间 NMOS/PMOS 同时导通，一般占比较小（通过控制信号转换斜率来抑制）；
静态漏电：亚阈值漏电 + 栅隧穿漏电 + 结漏电。在先进节点，漏电可占总功耗的相当大比例，且随温度指数上升——形成"越热越漏、越漏越热"的正反馈（热失控风险）。

对抗手段（都是权衡）：多阈值电压器件（关键路径用低 \(V_{th}\) 快管、非关键路径用高 \(V_{th}\) 省电管）、电源门控（power gating，整块关断）、时钟门控、DVFS、以及第五页的器件结构革新。

六、缩放今天的处境

仍在进行的：晶体管密度依然提升（靠 FinFET → GAA、以及设计–工艺协同优化）。

已经停止的：

Dennard 缩放（2005 年前后）——电压不再跟着降；
成本缩放——每晶体管成本在先进节点趋平甚至上升。EUV 设备、掩模、设计费用（先进节点一次流片的设计成本可达数亿美元量级）都在暴涨；
SRAM 面积缩放明显放缓——这对缓存密集的处理器影响很大（第十页）。

"节点名称"的真相：现在的"3nm""2nm"不对应任何物理尺寸——它们是市场命名，不同厂商之间也不可直接比较。真正有意义的指标是接触栅间距（CPP）、金属间距（MMP）、以及每平方毫米晶体管数。看到节点数字，先问它指的是什么。

行业的新方向（后面各页展开）：

器件结构：FinFET → GAA → CFET（第五、十九页）；
不再只靠"做小"，而是"堆叠与拼装"：3D 集成、Chiplet（第十五页）；
专用化与近存计算（第十六、十七页）。

下一页：既然继续缩小会遭遇短沟道效应，器件工程师是怎么应对的？从体硅 MOSFET 到 FinFET 再到环栅纳米片——一条被"栅控能力"这一个概念串起来的演进史。