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器件 V · 从短沟道效应到 GAA

层次：本科核心 + 研究生器件方向入口 ｜ 核对于 2026-07（GAA 量产状态部分属前沿）。 上一页说缩放遇到了功耗墙。本页讲另一半困难：把沟道做短本身就会让晶体管失控。整条器件演进史——平面 → FinFET → 环栅纳米片——可以用一个概念串起来：栅控能力，即栅极对沟道势垒的控制力，相对于漏极对它的干扰。

一、短沟道效应：栅极失去控制

长沟道模型假设沟道势垒只由栅极控制。沟道变短后，漏极的电场开始侵入沟道（回忆第二页：反偏 pn 结的耗尽区会扩张），于是出现一系列失效：

① DIBL（漏致势垒降低）：漏电压帮着栅极把势垒拉低 → \(V_{th}\) 随 \(V_{DS}\) 下降。后果是关不断、输出电导变差（模拟增益下降）。

② 亚阈值摆幅退化：\(SS\) 从理想的 60 mV/dec 恶化到 80–100 mV/dec 以上 → 关态漏电急剧上升（承第四页的功耗链条）。

③ 阈值电压滚降：\(L\) 越短，\(V_{th}\) 越低，且对工艺变异极度敏感。

④ 穿通：源漏耗尽区连通，栅极彻底失控。

⑤ 热载流子效应：高电场加速的载流子撞入栅氧，造成长期退化（可靠性问题，第十四页）。

统一的判据：定义特征长度 \(\lambda \sim \sqrt{\varepsilon_s t_{ox} t_{dep}/\varepsilon_{ox}}\)，只要沟道长度 \(L\) 不能远大于 \(\lambda\)，短沟道效应就会显现。要继续缩短 \(L\)，就必须缩小 \(\lambda\)——办法只有三条：更薄的氧化层、更薄的沟道体、或者更多面的栅极包裹。这三条路，就是接下来三十年的器件演进史。

二、第一条路：更薄的栅介质与高 κ 金属栅

减薄 SiO₂ 提高 \(C_{ox}\)、增强栅控——但薄到约 1–1.2 nm（几个原子层）时，栅隧穿漏电呈指数上升，功耗无法接受。

解法（约 45 nm 节点引入）：改用高介电常数（high-κ）材料（如铪基氧化物）。因为

\[C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}}\]

用高 \(\varepsilon\) 材料，可以在物理厚度更厚（抑制隧穿）的同时获得等效更薄的电学厚度（EOT）。这是一个漂亮的"用材料换几何"的工程胜利。

配套问题：高 κ 材料与多晶硅栅不兼容（费米钉扎、声子散射降低迁移率），于是必须同时改用金属栅——并且 NMOS/PMOS 需要不同功函数的金属来分别设定阈值电压（回忆第三页 \(V_{th}\) 公式里的 \(V_{FB}\)）。"高κ/金属栅（HKMG)"作为一个整体方案被引入，是材料、器件、工艺协同的典型案例。

三、第二条路与第三条路：把栅极包起来

既然要减小 \(\lambda\)，最有效的办法是让栅极从多个方向控制沟道，同时把沟道做薄，使漏极电场无处可侵。

FinFET（约 22 nm 起量产）：把沟道立起来做成"鳍"，栅极从三面包裹。

GAA 环栅纳米片（约 3nm/2nm 世代引入）：栅极完全包裹沟道（四面），沟道做成水平堆叠的薄片。

器件结构演进与栅控能力

图 5-1 器件结构演进（示意剖面）与栅控效果。平面器件栅极只从一面控制，漏极电场易侵入；FinFET 三面包裹；GAA 纳米片四面全包。右侧曲线为对应的转移特性：栅控越强，亚阈值摆幅越陡（越接近 60 mV/dec 极限）、关态漏电越低——这正是每一代结构革新所买到的东西。

四、还有别的旋钮：应变与工艺协同

除了结构，工程师还有一批"物理"手段：

五、短沟道下的电流：告别平方律

第三页的平方律来自长沟道假设。短沟道器件中载流子普遍处于速度饱和（第一页），电流近似为：

\[I_{D,\text{sat}} \approx W\, C_{ox}\, v_{sat}\,(V_{GS}-V_{th})\]

关键差别：

这解释了一个反直觉的事实：先进节点带来的主要是密度与单位电容的降低，而非单管驱动能力的线性提升。"更小 = 更快"这个朴素等式，在速度饱和面前已经不成立了。

六、下一步：超越 60 mV/dec？

既然玻尔兹曼极限是万恶之源，能否绕过它？这是研究生与前沿方向【前沿/未定】：

诚实的判断：这些方案没有一个已经确定接班。行业目前的实际路径更偏向"结构堆叠（CFET、3D）+ 封装集成（Chiplet）+ 专用化"，而非寻找新的开关物理。

七、要点

线一结束：从半导体物理走到了现代器件。下一线转向电路——把晶体管组装成逻辑门与放大器，并看看器件层面的那些限制如何一路向上传导。