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前沿 II · 新型存储与存内计算
层次：硕博研究方向 ｜ 核对于 2026-07 ｜ 证据地位：新型存储器件物理【实】；存内计算的实用化程度【争】——这是本页需要谨慎的地方。 第十页留下了存储墙：搬运数据比计算本身贵得多。本页讲两条应对路线——用新的存储器件填补层次断档，以及更激进的存内计算：直接在存储阵列里做运算，从根上消除搬运。
学习层：交叉阵列用物理求和，但端到端收益受 ADC 与误差约束
具体谜题：一次“免费”的矩阵乘法到底免费吗？
对一个 4 x 4 电导阵列，输入电压向量为 V=[1, 0.5, 0.25, 0.75]，第一行电导为 [2,1,0,3]。你能否在不逐项相乘的情况下预测第一行输出电流？答案应为 2*1+1*0.5+0*0.25+3*0.75=4.75。但如果每列还要经过 DAC、ADC，器件有 5% 的固定失配，且写一次电导比读一次更贵，那么“一个时钟完成”是否仍等价于端到端更省电？
先做预测
先预测三个结果：① 理想阵列输出严格满足欧姆定律和基尔霍夫电流定律的线性求和；② 把 ADC/DAC 计入后，阵列规模越大，外围能耗越可能主导；③ 器件噪声和量化位数会让输出偏离理想值，但不一定在每个任务上同样有害；④ 读路径的能效优势不能直接外推到训练，因为权重更新有不同的写入成本。
最小 mental model：电导矩阵、输入电压与读出链
把权重编码为非负电导 Gij，把输入编码为行电压 Vj。每个交叉点产生一股电流，列线利用 KCL 在模拟域累加；外围再把电压/电流送入 ADC，交给数字逻辑完成激活、归一化和下一层。差分阵列可以表达有符号权重，但会复制阵列与读出开销。
形式机制与不变量
理想计算的核心不变量是线性叠加：如果把输入缩放为 cV，输出应缩放为 cI；如果把两组输入相加，输出应为两次输出之和。实验用固定模式的器件失配与 ADC 量化构造可复现误差，再分别显示“只算阵列”和“算阵列 + 外围”的能耗。
端到端评估至少要同时记录任务误差、有效位数、外围面积/功耗、写入次数和阵列利用率。只报一个宏单元峰值不等于系统级能效。
反例与失效边界
- 器件电导并非理想常数：器件间失配、循环间涨落、温度依赖、保持性和电阻漂移会破坏同一个权重的稳定表示。
- ADC/DAC 不是“免费接口”；高分辨率读出可能占据阵列宏单元的主要面积与能耗，外围省略会夸大收益。
- 阵列尺寸、稀疏权重、非矩阵算子和片间通信会降低利用率；单个 MVM 的理论吞吐不等于完整网络吞吐。
- 模拟加速适合特定低精度推理窗口；在高精度科学计算或频繁更新权重的训练中，误差与写入成本可能反转结论。
交互实验：打开外围，观察“阵列优势”如何收缩
无 JavaScript 时的静态读法：用下列 4 x 4 阵列和输入向量。理想输出为 [4.75, 2.25, 2.00, 3.75]。若加入固定 5% 交替失配，输出会按行产生确定偏差；若 ADC 只有 4 bit，则还会出现量化台阶。以 N=128、阵列单元每次 0.02 pJ、DAC 每行 0.4 pJ、ADC 每列 0.8 pJ 为教学常数，阵列项约 327.7 pJ，外围项为 153.6 pJ；若数字基线为每次乘加 0.12 pJ，则约为 1,966.1 pJ。这个优势只有在外围、转换精度与非矩阵操作没有被漏算时才有意义。
| 行 | Gi1 | Gi2 | Gi3 | Gi4 | Ii |
|---|---|---|---|---|---|
| 1 | 2 | 1 | 0 | 3 | 4.75 |
| 2 | 1 | 0 | 2 | 1 | 2.25 |
| 3 | 0 | 2 | 1 | 1 | 2.00 |
| 4 | 3 | 1 | 1 | 0 | 3.75 |
一、为什么需要新型存储
现有三种主流存储各有死角（第十页）：
- SRAM 快但极不密集，且面积缩放已放缓；
- DRAM 密集但易失、需刷新，且工艺与逻辑不兼容；
- NAND 便宜非易失，但慢、按块擦除、寿命有限。
DRAM 与 NAND 之间有一个巨大的性能鸿沟（延迟差约两三个数量级）。理想的新型存储应当：非易失、可按位改写、接近 DRAM 的速度、优于 NAND 的寿命、且能与 CMOS 后道工艺集成。几十年来无数候选者冲击这个位置，至今没有全面成功者。
二、几类主要候选
| 类型 | 原理 | 优势 | 现实困难 |
|---|---|---|---|
| MRAM（磁阻） | 磁隧道结的磁化方向改变电阻；STT/SOT 写入 | 快、寿命近乎无限、耐辐射 | 密度有限、写电流大 |
| RRAM/ReRAM（阻变） | 金属氧化物中形成/断开导电细丝 | 结构简单、可 3D 堆叠 | 一致性差、器件间与循环间涨落大 |
| PCM（相变） | 硫系材料在晶态/非晶态间切换 | 多级存储、密度好 | 写功耗高、电阻漂移 |
| FeRAM/FeFET（铁电） | 铁电极化方向 | 低功耗写 | 材料集成难、保持性 |
已落地的部分【实】：嵌入式 MRAM 已在成熟节点量产，作为微控制器中嵌入式闪存的替代（先进节点难以集成传统浮栅闪存）。PCM 曾以独立产品形态商用。这些是真实的商业产物，不是实验室演示。
未落地的部分：没有一种成为"通用 DRAM 替代品"。原因通常不是原理不成立，而是一致性、良率、成本、以及与已高度优化的 DRAM/NAND 竞争——后两者经过数十年迭代，成本曲线极其陡峭。"新技术必须在成本上打败一个已经优化了四十年的对手"，这是新型存储反复受挫的根本原因。
三、存内计算：把运算搬进阵列
动机（承第十页）：从 DRAM 取一个数的能量，可比一次乘加高两个数量级以上。既然如此——为什么不在数据所在的地方计算？
模拟式存内计算的核心思想极其漂亮：把矩阵-向量乘法直接映射到交叉阵列的物理定律上。
- 把权重矩阵编码为阻变器件的电导 \(G_{ij}\)；
- 把输入向量施加为电压 \(V_j\)；
- 由欧姆定律，每个器件贡献电流 \(I_{ij} = G_{ij}V_j\)；
- 由基尔霍夫电流定律，每列电流自动求和：
一次矩阵-向量乘法在一个时钟内、由物理定律直接完成，无需逐个取数与累加。理论能效提升可达数个数量级——对以矩阵乘法为主的神经网络推理，这是极具吸引力的（🔗 AI 站）。
四、为什么它还没有普及【争】
本页最需要诚实的部分。存内计算的论文极多，产品极少，原因是一串工程现实：
① 模拟精度受限：器件电导有器件间失配、循环间涨落、随时间漂移、温度依赖。实际可靠位数通常只有 4–8 位量级，且需要复杂校准。这与第八页 Pelgrom 定律是同一个问题的再现：模拟精度昂贵。
② 外围电路吃掉收益：阵列本身省电，但需要 DAC 把输入变成电压、ADC 把电流读回数字。ADC 的功耗与面积常常主导整个宏单元（承第九页：ADC 不便宜）。很多"能效提升 1000 倍"的宣称，只算了阵列不算外围。
③ 权重更新昂贵：写入阻变器件比读取慢且耗能得多，训练比推理困难得多；
④ 映射与利用率：真实网络的层大小与阵列不匹配、稀疏性、非矩阵运算（激活、归一化）仍需数字单元——端到端加速比远低于单算子的理论值；
⑤ 与强对手竞争：数字加速器同样在快速进步（更低精度量化、更好的数据流），存内计算必须打败一个移动的靶子。
判读一篇存内计算论文的清单（本页最实用的产出）：
- 报告的能效包不包括 ADC/DAC 与外围？
- 是单个宏单元的峰值，还是端到端系统？
- 精度损失在真实任务上是多少？
- 是仿真、流片验证，还是可量产？
- 与同期数字加速器的公平对比如何？
当前较可信的定位：数字式近存计算（把计算单元放到存储旁边，仍用数字电路）已有真实产品与明确收益；模拟式存内计算在特定低精度、边缘推理场景有前景，但通用化仍未实现。
五、更现实的路线：把存储搬近
工业界当前的主力方案不是"存内"，而是"近存"——沿着第十五页的封装路线：
- HBM：3D 堆叠 DRAM + 极宽总线。HBM4 已进入量产，单堆栈带宽超过 1.6 TB/s，且相比上一代显著降低单位比特功耗——这是当前 AI 系统最实际的存储墙解法；
- 3D 堆叠缓存：把 SRAM 裸片直接叠在逻辑上方（混合键合），大幅增加容量；
- 存储器内的处理（PIM）：在 DRAM 裸片内加入简单运算单元，已有厂商推出样品与产品；
- CXL 等新互连：让内存池化与分层扩展。
一个诚实的对照：HBM 是工程上的胜利（渐进、可制造、立刻可用），存内计算是研究上的美（原理优雅、潜力大、但难量产）。 半导体史上，前者往往先赢——这与第五页 TFET/NC-FET 的处境是同一个模式。
六、要点
- 新型存储的器件物理已经成立，但成本与一致性使其难以撼动 DRAM/NAND；
- 嵌入式 MRAM 是真实的商业成功，说明新器件的出路常在"填补特定缝隙"而非"全面替代"；
- 存内计算的原理（欧姆 + 基尔霍夫做矩阵乘）极其优雅，但 ADC 开销、精度、写入代价使其端到端收益远低于宣传；
- 近存（HBM、3D 缓存、PIM）是当前的实际解法；
- 判读此类工作，先问"算不算外围、是不是端到端、跟谁比"。
下一页：既然通用处理器受限于功耗，行业转向专用加速器。它们凭什么快一到两个数量级？这一页把"专用化的收益从哪来"拆开算。