电路 V · 存储器与存储墙
层次：本科核心 + 业界核心产业 ｜ 部分内容【前沿，核对于 2026-07】。 逻辑再快，取不到数据也没用。存储器占据现代芯片的大部分面积（处理器中缓存常占一半以上），也是半导体产业规模最大的单一品类之一。本页讲三种主流存储的原理与各自的缩放困境，最后讲那堵越来越高的墙：存储墙。
一、存储层次：一个被物理逼出来的结构
没有一种存储能同时做到快、大、便宜、非易失，所以只能分层：
| 层级 | 典型容量 | 访问延迟 | 每比特成本 | 易失性 |
|---|---|---|---|---|
| 寄存器 | 数百 B | < 1 周期 | 极高 | 易失 |
| SRAM（缓存） | KB–数十 MB | 1–40 周期 | 高 | 易失 |
| DRAM（主存） | GB | ~200–400 周期 | 中 | 易失（需刷新） |
| NAND 闪存（SSD） | TB | ~10⁴–10⁵ 周期 | 低 | 非易失 |
每下一层，容量涨约三个数量级、延迟涨约两个数量级。整个计算机体系结构（缓存、预取、虚拟内存）都是为了掩盖这个层次差异而设计的（🔗 cs 站 CSAPP 存储层级、csapp-02）。本页提供那一层抽象之下的物理原因。
二、SRAM：快，但不再变小
6T 单元：两个交叉耦合的反相器构成双稳态锁存 + 两个访问管。
- 静态保持，只要供电就不丢数据，无需刷新；
- 读写快，与逻辑工艺完全兼容 → 用作片上缓存；
- 代价是面积大（6 个晶体管/比特）。
三个设计张力（全部围绕同一个矛盾）：
- 读稳定性：读操作会扰动存储节点，可能翻转数据（读扰动）；
- 写能力：必须能强行翻转锁存；
- 保持裕度：低压下双稳态可能失稳。
用静态噪声容限（SNM）衡量。问题在于：提高写能力要求访问管强，而提高读稳定性要求访问管弱——两者直接冲突，且在低压与大变异下同时恶化。这就是为什么 SRAM 往往是决定芯片最低工作电压（\(V_{min}\)）的模块，也催生了 8T 等读写分离单元（用面积换稳定性）。
关键的产业事实：SRAM 面积缩放已显著放缓。 逻辑还在缩，SRAM 却几乎停滞——因为它对变异极其敏感（承第八页 Pelgrom：精度用面积买）。后果是缓存在芯片面积中占比越来越高，且成为先进节点成本上升的主要推手之一，这也强化了把缓存分离到单独裸片、用 3D 堆叠连接的动机（第十五页）。
三、DRAM：一个电容和它的漏电
1T1C 单元：一个晶体管 + 一个电容，用电容上有无电荷表示 1/0。
- 密度极高（1 个晶体管/比特），故做主存；
- 电容会漏电 → 必须周期性刷新（典型 64 ms 内全部刷新一遍）→ 刷新功耗，且刷新期间不能访问；
- 读取是破坏性的（电荷被读出即消耗），必须读后回写；
- 读出信号极微弱（电容仅约 10 fF 量级），依赖灵敏放大器做差分放大——这是模拟电路在存储芯片里的核心应用。
缩放困境：电容值不能随意减小（否则信号淹没在噪声里），于是电容被做成深槽或高柱的三维结构，深宽比极高（几十比一），制造难度巨大。DRAM 的缩放主要靠工艺极限突破，而非结构创新——这与逻辑器件的路径不同。
DRAM 工艺与逻辑工艺不兼容（需要特殊的电容与低漏电晶体管），所以DRAM 通常是独立芯片。这正是"存储墙"的物理起点：数据必须跨越封装、走上电路板才能到达处理器。
四、NAND 闪存：用可靠性换密度
浮栅/电荷俘获：在栅极中嵌入一个绝缘包围的电荷存储层，注入电荷改变 \(V_{th}\)，从而记录信息。断电电荷仍在 → 非易失。
三个关键性质：
- 块擦除：只能按大块擦除（数百 KB–MB），不能按字节改写 → 需要 FTL（闪存转换层）做地址映射与垃圾回收（🔗 cs 站文件系统与存储）；
- 有限寿命：每次擦写都损伤隧穿氧化层，P/E 循环次数有限（SLC 数万次，QLC 仅数百到数千次）→ 需要磨损均衡；
- 多比特存储：SLC/MLC/TLC/QLC，一个单元存 1/2/3/4 位。每增加一位，需要区分的电平数翻倍，裕度指数下降 → 速度、寿命、可靠性同步恶化。这是纯粹的"密度换可靠性"权衡，也是消费级 SSD 越来越便宜、但耐久度越来越低的原因。
3D NAND 是一次范式转移：平面缩放走到尽头后，改为垂直堆叠（现已达数百层），用一次刻蚀打通所有层。"不再缩小，而是堆高"——这个思路后来蔓延到了整个行业（3D 集成、Chiplet，第十五页）。NAND 是第一个成功转向三维的大宗半导体产品，具有示范意义。
纠错是必需品而非可选项：现代 NAND 的原始误码率高到无法直接使用，必须依赖强大的 ECC（LDPC 等）。存储系统的可靠性是"用编码换来的"（🔗 cs 站/数学站信息论）。
五、存储墙
处理器性能的增长长期快于存储带宽与延迟的改善，两者差距持续扩大——这就是存储墙（memory wall）。
今天的具体表现：
- 大量 AI 与数据密集型负载受限于内存带宽而非算力——加速器的计算单元大部分时间在等数据；
- 数据搬运的能耗远超计算本身。从片外 DRAM 读取一个数所消耗的能量，可比一次浮点运算高两个数量级以上。"计算是免费的，搬运是昂贵的" 是现代芯片设计的核心信条之一；
- 于是架构设计的重心从"提高算力"转向"减少数据移动"。
应对手段（后面各页展开）：
- 更近：大容量片上缓存、3D 堆叠缓存；
- 更宽：HBM——把 DRAM 裸片堆叠并通过硅中介层以极宽总线连接（第十五页）。这是当前 AI 加速器的标准配置，也是先进封装最大的商业驱动力；
- 更聪明：数据流架构、算子融合、近存计算；
- 更激进：存内计算——直接在存储阵列里做运算，彻底避免搬运（第十六页）。
六、要点
- 存储层次是被物理逼出来的，不是设计偏好；
- SRAM 面积缩放放缓，成为先进节点成本与 \(V_{min}\) 的关键制约；
- DRAM 靠三维电容与刷新维持，且工艺与逻辑不兼容，这是存储墙的物理起点；
- NAND 用可靠性换密度（QLC）并率先转向 3D 堆叠，为全行业提供了范式；
- 存储墙的本质是"搬运比计算贵"——现代架构的主要矛盾。
线二结束。下一线转向制造：这些电路究竟是怎么被造出来的？从一块硅晶圆到几百亿个晶体管，中间是人类工业史上最精密的流程。