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电路 I · CMOS 反相器与数字基元

层次：本科核心。 CMOS 反相器是整个数字世界的原子。它只有两个晶体管，却包含了数字集成电路的全部核心概念：静态特性、噪声容限、延迟、功耗。理解透这一个门，其余的逻辑门、加法器、乃至处理器，都只是它的组合。

一、为什么是互补结构

CMOS = Complementary MOS：把 PMOS 接在电源与输出之间（上拉网络），NMOS 接在输出与地之间（下拉网络），二者的栅极接同一输入。

输入低 → PMOS 导通、NMOS 截止 → 输出被拉到 \(V_{DD}\)；
输入高 → NMOS 导通、PMOS 截止 → 输出被拉到地。

关键性质：稳态时上下管从不同时导通，因此没有从电源到地的直流通路。 静态功耗理论上只剩漏电。

这一点的历史意义怎么强调都不过分。早期的 NMOS 逻辑用电阻做上拉，输出为低时电源到地始终有电流——静态功耗正比于门的数量，这使大规模集成不可能。CMOS 把静态功耗降到几乎为零，才让"在一块芯片上放几十亿个门"成为可以想象的事。

代价：需要两倍的晶体管，以及 n 阱/p 阱工艺（更复杂，且带来第二页说的闩锁风险）。行业毫不犹豫地付了这个代价——这是权衡思维的经典范例。

二、静态特性：电压传输曲线

把输入从 0 扫到 \(V_{DD}\)，画出输出，得到 VTC（电压传输特性）。

CMOS 反相器 VTC 与噪声容限 — 图 6-1 CMOS 反相器的电压传输曲线。曲线在中间区域极陡（增益 \(|dV_{out}/dV_{in}|\gg 1\)），两端平坦。定义 \(V_{IL}, V_{IH}\) 为增益 = −1 的两点，由此得到**噪声容限** \(NM_L=V_{IL}-V_{OL}\) 与 \(NM_H=V_{OH}-V_{IH}\)（阴影）。**陡峭的过渡区正是数字电路能够抗噪、能够级联的根本**——它把连续的模拟电压"整形"回干净的 0 与 1。

为什么陡峭如此重要：过渡区的高增益意味着输入的小扰动被压缩、输出被推向轨。这就是数字信号能一级级传下去而不累积噪声的原因。数字电路本质上是一群被强行工作在高增益区的模拟放大器——它的"离散"是被恢复出来的，不是天生的。

对称设计：若希望阈值点 \(V_M\) 落在 \(V_{DD}/2\)，需要上下管驱动能力匹配。由于 \(\mu_n \approx 3\mu_p\)（第一页），须令

\[\left(\frac{W}{L}\right)_p \approx 2\text{–}3 \times \left(\frac{W}{L}\right)_n\]

这个比例直接决定了标准单元的版图形状——你看到的所有标准单元库，PMOS 区域都明显宽于 NMOS 区域。

三、延迟：CMOS 里的时间从哪来

反相器的延迟本质上是给负载电容充放电的时间：

\[t_{pd} \approx \frac{C_L V_{DD}}{2 I_{on}} \quad \text{（一阶估计）}\]

负载电容 \(C_L\) 由三部分组成：下一级的栅电容 + 本级的源漏结电容 + 互连线电容。

几个关键工程结论：

① 扇出与驱动能力：延迟正比于扇出（驱动多少个门）、反比于自身尺寸。定义逻辑努力（logical effort）方法，可以系统地为路径上每一级选尺寸。结论：级联缓冲器的最优放大倍数约为 \(e \approx 2.7\)（实际常用 3–4）——这是一个漂亮的、可以求导得出的优化结果。

② 互连开始主导：先进节点中，导线电阻与电容的贡献已经超过晶体管本身。导线越细，电阻越大（且有电子表面散射效应使电阻率进一步上升），这带来了 \(RC\) 延迟随缩放恶化的问题。"缩放让一切变快"在互连上从来不成立——这是引入低κ介质、铜互连（乃至钌等新材料研究）的动机。

③ 电压与速度：\(I_{on}\) 大致随 \((V_{DD}-V_{th})\) 增长，所以降压会显著变慢。DVFS（动态调压调频）正是利用这条曲线，在性能与功耗间实时权衡（承第四页）。

四、功耗：第四页的公式落到门上

\[P = \alpha C_L V_{DD}^2 f + P_{\text{short-circuit}} + P_{\text{leak}}\]

\(\alpha\)（活动因子）：一个门平均多少个时钟周期翻转一次。典型逻辑约 0.1，时钟网络则接近 1——所以时钟树往往是全芯片最耗电的单一网络，时钟门控（clock gating）因而是最有效的低功耗手段之一；
\(V_{DD}^2\)：最有力的旋钮，但受第四页的限制；
漏电：先进节点占比显著，且随温度指数上升。

能量-延迟权衡：把 \(V_{DD}\) 作为参数，可以画出能量与延迟的权衡曲线。存在一个"最小能量点"，通常在近阈值甚至亚阈值区——但那里速度极慢且对变异极敏感。超低功耗设计（IoT、可穿戴）就工作在这个区域，而高性能设计则选择远离它。这是"没有最优只有权衡"的又一实例。

五、从反相器到逻辑门

通用构造法则：

下拉网络（NMOS）实现逻辑函数的非形式：串联 = AND，并联 = OR；
上拉网络（PMOS）是下拉网络的对偶：串联↔并联。

于是 NAND = NMOS 串联 + PMOS 并联；NOR = NMOS 并联 + PMOS 串联。

工程上的重要偏好：NAND 优于 NOR。 原因是 NOR 需要 PMOS 串联，而 PMOS 本就慢（迁移率低），串联后更慢，为补偿需把宽度做得很大 → 面积与电容双双恶化。所以标准单元库以 NAND 为骨干，综合工具也偏好把逻辑映射成 NAND 形式——一个源自第一页"空穴迁移率低"的、贯穿到 EDA 工具的连锁后果。

堆叠的其他代价：串联管还受体效应（第三页）影响，上层管的 \(V_{th}\) 被抬高。所以逻辑门的输入数一般不超过 4，更复杂的函数用多级实现。

六、标准单元：数字设计的抽象层

标准单元（standard cell）是把常用门（INV、NAND、NOR、触发器、加法器等）预先设计好版图、表征好时序与功耗，形成单元库。所有单元具有统一的高度（便于按行排列、共享电源轨），宽度按复杂度变化。

这是一个关键的抽象层（承导论 §3）：

数字设计者写 RTL，综合工具映射到单元库，布局布线工具摆放它们——全程不必接触晶体管；
单元库的表征数据（不同负载与转换时间下的延迟、功耗）是上层工具赖以工作的模型；
抽象会漏：噪声、串扰、IR 压降、老化都不在简单的单元模型里，需要额外的分析流程去补（第七、十四页）。

单元高度（以金属轨数计）是节点密度的关键指标之一——近年的密度提升，很大一部分来自单元高度的降低（DTCO，第五页），而非单纯的晶体管缩小。

下一页：有了逻辑门，还需要让它们在时间上协同。时序、触发器、时钟，以及那个决定芯片能跑多快的分析——静态时序分析。